1. 时序约束的核心目的时序约束不是“让 FPGA 跑得更快”的魔法，而是告诉综合/布局布线工具：哪些路径需要分析？ 这些路径要在多长时间内完成？ 哪些路径不需要按默认规则分析？ 哪些时钟之间有关系，哪些没有关系？ 输入/输出信号相对外部器件的时序关系是什么？文档前几页重点讲了建立时间、保持时间、数据路径、时钟路径和 skew。最关键的公式可以理解为：数据延迟 + 建立时间 = 时钟周期 + 时钟偏斜余量也就是：Tco + Tlogic + Trouting + Tsetup = Tclk + Tskew保持时间则关注数据不要太早变化：Tco + Tlogic + Trouting = Tskew + Thold所以学习时序约束时，要先分清楚两个问题：setup 违例：数据来得太晚 hold 违例：数据来得太早2. 文档中的四类典型时序路径文档第 3 页用图把 FPGA 里的路径分成了四类：