从交通灯故障检测到智能家居：组合逻辑电路在FPGA上的两个趣味实践项目

从交通灯故障检测到智能家居组合逻辑电路在FPGA上的两个趣味实践项目当红绿灯突然三灯全亮或是家中门窗被异常打开时这些看似简单的状态判断背后都藏着组合逻辑电路的智慧。本文将带你用FPGA开发板亲手实现两个生活化的数字电路项目——交通灯故障监视器和智能门窗报警系统让抽象的编码器、译码器知识变成看得见的硬件功能。1. 交通灯故障监视器的Verilog实现交通信号灯的正常工作状态必须满足两个条件任何时候有且仅有一盏灯亮起。传统的教科书解法往往停留在逻辑门搭建阶段而我们将用Verilog硬件描述语言在FPGA上构建一个可实时检测异常状态的硬件系统。1.1 需求分析与真值表构建设定三个输入信号分别对应红灯(R)、黄灯(Y)、绿灯(G)采用正逻辑1表示亮0表示灭。故障信号(Z)在以下情况触发三灯全灭000同时亮两盏灯如011三灯全亮111对应的真值表如下RYGZ000100100100011110001011110111111.2 Verilog代码实现采用行为级描述方式代码简洁且可读性强module traffic_monitor( input R, Y, G, output reg Z ); always (*) begin case ({R,Y,G}) 3b000, 3b011, 3b101, 3b110, 3b111: Z 1; default: Z 0; endcase end endmodule提示使用拼接运算符{ }将三个信号合并为3位总线case语句直接匹配异常状态组合1.3 FPGA板级验证技巧在Xilinx Artix-7开发板上我们可以这样分配引脚输入连接三个拨码开关对应R/Y/G输出驱动一个LED灯Z信号测试时依次切换不同开关组合单独开启每个开关应无报警尝试两两组合应触发报警检查全开/全关状态2. 智能门窗报警系统设计利用优先编码器特性我们可以创建一个能识别多个门窗开合状态并优先报告最高风险区域的安防系统。例如当窗户和门同时被打开时系统应优先警报门的异常。2.1 系统架构设计采用74HC148 8线-3线优先编码器作为核心元件其真值表特性如下输入优先级输出I7最高000I6001......I0最低111假设定义三个监测点主门磁传感器最高优先级窗户震动传感器阳台红外传感器最低优先级2.2 电路实现方案module window_alarm( input [2:0] sensors, // [门, 窗, 阳台] output [1:0] alert_code, output alarm ); assign alert_code sensors[2] ? 2b00 : sensors[1] ? 2b01 : sensors[0] ? 2b10 : 2b11; assign alarm (sensors ! 3b000); endmodule配套的报警策略表alert_code警报级别处理建议00紧急立即检查主门01高检查窗户区域10中查看阳台情况11正常系统待机2.3 功能扩展建议状态记忆功能添加D触发器存储警报历史无线通知模块通过蓝牙发送警报到手机多区域联动级联多个编码器实现整屋监控3. 项目进阶组合电路优化技巧3.1 卡诺图化简实战以交通灯监视器为例Z的逻辑表达式为 Z RYG RYG RYG RYG RYG通过卡诺图化简可得更简化的表达式YG 00 01 11 10 R 0 | 1 | 0 | 1 | 0 | 1 | 0 | 1 | 1 | 1 |最终优化结果Z (RYG) RY RG YG3.2 资源占用对比不同实现方式的FPGA资源消耗比较实现方案LUT使用最大延迟原始逻辑门78.2ns卡诺图优化版45.1nscase语句描述33.7ns注意实际资源占用因综合工具和器件型号会有差异4. 调试与故障排除指南4.1 常见问题排查表现象可能原因解决方法报警误触发输入信号抖动添加施密特触发器FPGA配置失败引脚约束错误检查.xdc文件中的管脚定义输出响应延迟明显组合逻辑级数过多流水线设计或寄存器打拍电源发热异常输出端短路检查PCB连线阻抗4.2 信号完整性检查清单上电顺序验证先供FPGA核心电压再供IObank电压信号质量检测使用示波器观察关键信号过冲检查地弹现象时序约束设置set_max_delay -from [get_ports sensors*] -to [get_ports alarm] 5.05. 创新应用方向将这两个项目模块组合可以构建更复杂的智能监控系统。例如用交通灯监视逻辑检测安防摄像头状态将门窗传感器网络接入优先编码器树添加UART接口输出状态日志在Basys3开发板上我们可以用PMOD接口连接更多传感器// 扩展8通道传感器输入 module sensor_expander( input [7:0] pmod_sensors, output [2:0] encoded ); wire [7:0] priority_mask pmod_sensors -pmod_sensors; encoder8to3 u_enc(.in(priority_mask), .out(encoded)); endmodule这种实践不仅巩固了组合电路知识更培养了系统级设计思维。当看到自己编写的Verilog代码真正控制硬件运行时那种成就感远胜过纸上谈兵的理论学习。