目录一、需求分析二、功能架构设计三、RTL编码四、功能仿真验证前仿五、逻辑综合六、STA静态时序分析七、形式验证 Formality后端流程一、DFT二、布局规划三、时钟树综合CTS四、布线五、寄生参数提取六、物理版图验证芯片设计分为前端设计和后端设计前端设计也称逻辑设计和后端设计也称物理设计并没有统一严格的界限涉及到与工艺有关的设计就是后端设计一、需求分析产品要解决什么问题预测未来3-5年的走势和趋向确保芯片是有卖点和前瞻性面向 未来客户向fabless芯片设计公司提出设计要求包括芯片需要达到的具体功能和性能方面的要求让架构师可以进行细化二、功能架构设计架构师将系统功能进行分解和细化形成spec规范将设计参数化、具体化包括处理器架构的选择ARM、RISC-V总线接口选择AHB、AXI、APB软硬件功能的划分硬件速度快性能高灵活性差。软件速度慢、性能差灵活性高开发 周期短。性能参数引脚选择电压频率、工艺选择、功耗和温度范围。三、RTL编码使用硬件描述语言VHDLVerilog HDL将模块功能以代码来描述实现。图形输入工具Cadence的composer四、功能仿真验证前仿功能仿真对RTL 级的代码进行设计验证检验设计功能的正确性是否满足规格中的 所有要求仿真工具Modelsim、VCS五、逻辑综合基于特定的工艺库设定电路的面积、时序等目标参数的约束条件将设计的RTL级代 码映射为门级网表netlist。逻辑综合需要基于特定的综合库不同的库中门电路基本标准单 元standard cell的面积时序参数是不一样的综合完成后需要再次做仿真验证这个也称为后仿真之前的称为前仿真逻辑综合工具Design Compiler六、STA静态时序分析在时序上对电路进行验证检查电路是否存在建立时间setup time和保持时间hold time的违例STA 工具Synopsys 的Prime Time。 PT七、形式验证 Formality从功能上对综合后的网表进行验证将综合后的网表与验证后的HDL设计对比看他们 是否在功能上存在等价性保证逻辑综合过程中没有改变HDL描述的电路功能形式验证工具Synopsys的Formality后端流程一、DFT可测性设计在设计中插入扫描链。SCAN、Mbist、ATPG技术等二、布局规划放置芯片的宏单元模块在总体上确定各种功能电路的摆放位置能 影响芯片的最终面积。 如IP模块、RAM、I/O引脚等摆放位置工具IC Compiler三、时钟树综合CTS时钟的布线时钟分布H型或树形使时钟从同一个时钟源到达各个寄存器时时钟延迟 差异最小工具PC四、布线将前端提供的网表实现成版图包括各种标准单元之间的走线五、寄生参数提取由于导线本身存在的电阻相邻导线之间的互感、耦合电容在芯片内部会产生信号噪声、 串扰和反射。提取寄生参数进行再次分析验证分析信号完整性问题六、物理版图验证对布线完成的版图进行功能和时序上的验证LVS版图和逻辑综合后的门级电路图对比验证DRC设计规则检查检查连线间距连线宽度ERC电气规则检查检查短路开路实际的后端流程还包括电路功耗分析以及随着制造工艺不断进步产生的 DFM可制造 性设计问题。物理版图以GDS II的文件格式交给芯片代工厂称为Foundry在晶圆硅片上 做出实际的电路再进行封装和测试就得到了可使用的芯片