VCS仿真与UVM类型覆盖

一、核心概念理解在《UVM实战》的第八章看到了uvm_set_type_override的用法但是目前接触的并不多于是了解了一下这个功能的相关作用以及优势。1.uvm_set_type_override的工作原理运行时Run-time动态替换在仿真运行阶段告诉UVM工厂用派生类如i2c_slv_vseq替换基类如chip_vseq的实例创建。编译时Compile-time静态无关类型覆盖本身不影响编译阶段的行为所有被覆盖的类都必须在编译时可见。2. 使用前提条件✅ 基类和派生类都必须使用uvm_*_utils宏在工厂中注册。✅ 创建对象时必须使用::type_id::create()不能使用new()。✅ 派生类的源文件必须包含在filelist.f中。✅ 覆盖设置必须在UVM组件build_phase之前执行。3. 三种覆盖方式方式示例适用场景代码中硬编码set_type_override(chip_vseq, i2c_slv_vseq)特定测试用例固定替换命令行参数uvm_set_type_overridechip_vseq,i2c_slv_vseq回归测试灵活切换实例精确覆盖set_inst_override_by_type(...)仅替换特定路径下的实例二、实际工作流方案“一次编译 配置遍历”流程编译阶段 vcs -f filelist.f包含所有基类和派生类 ↓ 生成 simv 仿真阶段脚本循环 ./simv TESTNAMEbase_test uvm_set_type_overridechip_vseq,i2c_slv_vseq ./simv TESTNAMEbase_test uvm_set_type_overridechip_vseq,spi_slv_vseq ./simv TESTNAMEbase_test uvm_set_type_overridechip_vseq,uart_slv_vseq这种工作方式的优点在于对于tc-vseq-seq的验证层级来说通常几个场景相近的tc会使用相同的cfg配置而这个时候如果新建多个tc会导致tc文件的冗余更简洁优雅的方式是通过使用同一个UVM_TESTNAMEtc_xxxx的情况下使用不同的uvm_set_type_override可以减少冗余文件的产生。