芯片开发学习笔记·二十一——primetime静态时序分析

PrimeTime 工具详解适用工具Synopsys PrimeTime用途静态时序分析STA签核概述PrimeTime 是 Synopsys 旗下的静态时序分析Static Timing Analysis, STA工具和 Design CompilerDC是一对黄金搭档。DC 负责综合生成网表PrimeTime 负责精确验证时序确认网表是否真的满足要求。DC vs PrimeTime 分工阶段工具做什么综合Design CompilerRTL → 门级网表时序估算布局布线ICC2 / Innovus网表 → 物理版图时钟树综合时序签核PrimeTime基于真实 RC 寄生参数做精确 STADC 综合时做的时序分析是估算用理想时钟树、估算的互连延迟PrimeTime做的是精确签核用实际布线后提取的 SPEF 寄生参数加上真实时钟树延迟PrimeTime 核心功能1. 静态时序分析核心功能精确计算每一条路径的 slack确认 Setup/Hold 是否满足支持 SPEF/DSPF 等寄生参数文件输入支持多工艺角MCMM同时分析结果作为最终签核依据tape-out 前必须 clean2. 功耗分析PrimeTime PX结合 VCD/SAIF仿真翻转率文件做精确动态功耗分析分析漏电功耗分布找功耗热点3. 信号完整性分析SI / Noise分析Crosstalk对时序的影响串扰引起的延迟增大/减小计算Glitch某些信号因耦合电容产生毛刺PrimeTime 可判断毛刺是否会传播到寄存器4. 时序 ECO工程变更单发现违规后PrimeTime 可辅助生成修复建议指导在 ICC2 中做最小化的 ECO 修改5. POCV / AOCV先进 OCV 分析传统 OCV 用固定 derate降额系数AOCVAdvanced OCV根据路径长度和逻辑深度动态调整 derate减少过度悲观POCVParametric OCV用统计分布方式建模 PVT 变化比 AOCV 更精确在芯片流程中的位置RTL ↓ [DC 综合] → 门级网表带估算延迟 ↓ [ICC2 布局布线] → 物理版图 寄生参数SPEF ↓ [PrimeTime STA] → 精确时序签核 Setup/Hold/DRC 全部通过才能 tape-out ↓ Tape-OutDC 内置 STA vs PrimeTime对比项DC 内置 STAPrimeTime阶段综合阶段布线前布局布线后互连延迟估算值wireload model真实 RC 提取SPEF时钟树理想时钟或估算 latency真实时钟树延迟精度较低用于指导综合高精度用于签核SI 分析不支持支持 Crosstalk/Glitch使用目的驱动综合优化最终时序验证总结DC 是设计制造PrimeTime 是质检签字。芯片要出去流片PrimeTime 的报告必须全绿一个 VIOLATED 都不能有。