1. 项目概述I2C总线全称Inter-Integrated Circuit是飞利浦半导体现恩智浦在1980年代为连接微控制器及其外围设备而设计的一种简单、高效的双向二线制串行总线。它凭借其极少的引脚占用、支持多主多从的架构以及灵活的通信速率迅速成为嵌入式系统内部芯片间通信Inter-IC Communication的“黄金标准”。无论是读取温度传感器的数据、配置实时时钟芯片还是与EEPROM存储器进行数据交换I2C的身影无处不在。对于嵌入式开发者而言深入理解I2C的底层工作原理并熟练掌握特定微控制器上I2C模块的配置与驱动是打通芯片与外部世界连接的关键一步。本文将以德州仪器TI的C2000系列DSP或类似微控制器中的I2C模块为具体实例带你从理论到实践彻底吃透I2C。我们不仅会拆解I2C总线协议的核心机制如起始/停止条件、地址帧、数据帧、应答机制和总线仲裁更会深入到TI I2C模块的寄存器层面详细解读如何将其配置为主设备或从设备完成数据的收发并妥善处理通信过程中的各种状态和中断。无论你是刚刚接触嵌入式通信的新手还是希望优化现有I2C驱动代码的老手这篇文章都将提供一份详尽的“操作指南”和“避坑手册”。2. I2C总线协议深度解析要驾驭TI的I2C模块必须先理解它所要遵循的“交通规则”——I2C总线协议。这套规则定义了数据如何在两根线上有序、可靠地传递。2.1 物理层与信号逻辑I2C总线仅由两根线构成SDASerial Data Line串行数据线用于传输地址和数据。SCLSerial Clock Line串行时钟线由主设备产生用于同步数据位传输。这两条线均通过上拉电阻连接到正电源电压形成一个“线与”Wire-AND的逻辑。这意味着总线空闲时无设备驱动线路被上拉为高电平任何设备都可以通过将对应的线拉至低电平来输出逻辑‘0’。这种开漏Open-Drain或开集Open-Collector的输出结构是实现多主设备仲裁和不同电压设备间通信的基础。信号有效性在SCL线为高电平期间SDA线上的数据必须保持稳定。只有当SCL为低电平时SDA线上的电平状态才允许改变。这是保证数据被正确采样通常在SCL上升沿的关键规则。2.2 通信帧格式与基本时序一次完整的I2C通信由以下几个基本元素按顺序构成起始条件START Condition当SCL为高电平时SDA线上一个由高到低的跳变。这标志着一次传输的开始并唤醒总线上所有从设备。从设备地址帧Slave Address Frame紧接起始条件后主设备发送的7位或10位地址用于寻址目标从设备。地址帧的第8位7位地址模式是读写位R/W#0表示主设备将要向从设备写入数据写操作1表示主设备将要向从设备读取数据读操作。应答位Acknowledge Bit, ACK每个地址或数据字节8位传输完毕后发送方主或从会释放SDA线。接收方需要在接下来的第9个时钟脉冲ACK时钟期间将SDA线拉低以此向发送方确认已成功接收到该字节。这个低电平信号即为ACK。数据帧Data Frames在地址得到应答后开始传输数据字节。每个数据字节也为8位同样在传输后跟随一个ACK位。数据可以连续传输多个字节。停止条件STOP Condition当SCL为高电平时SDA线上一个由低到高的跳变。这标志着本次传输的终止并释放总线。重复起始条件Repeated START Condition在一次通信序列中主设备可以在不发送停止条件的情况下直接发送一个新的起始条件。这用于改变通信方向例如先写从设备寄存器地址再读其数据或寻址另一个从设备而无需释放和重新竞争总线提高了总线利用效率。2.3 仲裁机制与多主竞争I2C支持多主设备这意味着可能有多个主设备同时尝试发起通信。仲裁机制确保了在冲突发生时只有一个主设备能继续通信而不会导致数据损坏。仲裁原理仲裁发生在SDA线上。当多个主设备同时开始传输时它们会同时监听SDA线的状态。在SCL高电平期间如果某个主设备试图输出高电平释放总线但检测到SDA线实际为低电平被其他主设备驱动那么它就意识到自己“输掉”了仲裁。它会立即关闭其SDA输出驱动器切换为从接收模式并监听赢得仲裁的主设备继续通信。仲裁的关键仲裁过程依赖于“线与”逻辑。它实际上是比较各主设备发送的地址和数据位发送二进制值‘0’拉低SDA的设备优先级高于发送‘1’释放SDA的设备。因此发送地址数值最小的主设备将赢得仲裁。仲裁可以持续多个字节直到地址和数据完全分出胜负。注意仲裁期间SCL线上的时钟是“同步”的。所有主设备都产生自己的时钟但一旦某个设备将SCL拉低总线SCL线就变低所有设备的低电平周期开始。高电平周期则由时钟频率最快的设备决定。这种时钟同步机制保证了仲裁期间数据位的对齐。2.4 时钟拉伸与从设备控制虽然SCL时钟通常由主设备产生但从设备可以通过一种称为“时钟拉伸”Clock Stretching的技术来暂停通信。当从设备需要更多时间来处理数据例如从内存中读取数据或写入数据时它可以在应答位或数据位传输期间在SCL为低电平时将其持续拉低。主设备会检测到SCL被拉低并进入等待状态直到从设备释放SCL线通信才得以继续。这是I2C协议支持不同速度设备协同工作的重要特性。3. TI I2C模块架构与操作模式理解了协议我们再看TI如何用硬件实现它。TI的I2C模块是一个高度集成的外设它自动处理了大部分底层协议细节开发者主要通过配置寄存器来控制其行为。3.1 模块核心功能单元TI I2C模块内部主要包含以下几个关键部分时钟分频器根据系统输入时钟生成符合I2C标准速率如100kHz标准模式400kHz快速模式的SCL时钟。数据移位寄存器ICXSR/ICRSR负责数据的并串/串并转换。发送时数据从数据发送寄存器ICDXR移入ICXSR再逐位移出到SDA线接收时数据从SDA线移入ICRSR再存入数据接收寄存器ICDRR。地址比较器将接收到的从设备地址与自身地址寄存器ICOAR中的值进行比较以判断是否被寻址。控制与状态逻辑实现起始/停止条件生成、ACK/NACK处理、仲裁逻辑以及各种状态标志位的管理。中断与DMA事件发生器在特定事件如数据收发就绪、仲裁丢失、收到NACK等发生时产生中断或DMA事件通知CPU或DMA控制器。3.2 四种基本操作模式根据输入文档TI I2C模块支持四种基本操作模式这对应了I2C通信中主/从、收/发的四种角色组合3.2.1 主发送模式Master-Transmitter Mode这是主设备发起写操作时的模式。主设备产生起始条件发送从设备地址R/W位为0然后连续发送数据字节。每个字节后主设备会检测从设备返回的ACK。在此模式下SCL时钟完全由主设备的I2C模块产生。3.2.2 主接收模式Master-Receiver Mode这是主设备发起读操作时的模式。主设备发送起始条件和从设备地址R/W位为1后便切换到此模式。随后从设备成为发送方主设备成为接收方。主设备在接收每个字节后需要发送ACK除了最后一个字节通常发送NACK。SCL时钟仍由主设备产生。3.2.3 从接收模式Slave-Receiver Mode这是从设备的默认起始模式。从设备始终监听总线。当检测到起始条件并发现接收到的地址与自身地址匹配且R/W位为0时它进入此模式准备接收主设备发来的数据。每收到一个字节从设备需要发送ACK。SCL时钟由寻址它的主设备控制但从设备可以进行时钟拉伸。3.2.4 从发送模式Slave-Transmitter Mode从设备在从接收模式下如果接收到的地址匹配且R/W位为1则切换到从发送模式。在此模式下从设备根据主设备发出的时钟脉冲将数据发送给主设备。主设备在接收每个字节后发送ACK。实操心得模式切换的时机对于主设备模式切换发生在发送地址帧的R/W位之后。对于从设备模式切换完全由主设备发送的R/W位决定。理解这一点对正确配置和解读状态寄存器至关重要。例如主设备在发送读命令R/W1后硬件会自动准备切换到主接收模式你的驱动程序需要相应地准备读取数据而不是继续写入。3.3 关键寄存器概览TI I2C模块的配置和状态监控通过一系列内存映射寄存器完成。以下是几个最核心的寄存器ICMDR (I2C Mode Register)模式寄存器核心控制中心。用于使能模块IRS位、设置主从模式MST位、收发方向TRX位、选择7/10位地址模式XA位、使能重复模式RM位等。ICSTR (I2C Interrupt Status Register)中断状态寄存器。这是你诊断通信状态最重要的窗口。它包含了诸如总线忙BB、接收就绪ICRRDY、发送就绪ICXRDY、仲裁丢失AL、无应答NACK等关键状态标志位。ICOAR (I2C Own Address Register)自身地址寄存器。当模块作为从设备时此处设置的地址用于被主设备寻址。ICSAR (I2C Slave Address Register)从设备地址寄存器。当模块作为主设备时此处设置你要通信的目标从设备地址。ICCLKL ICCLKH (Clock Low/High-Time Divider Registers)时钟分频寄存器。用于精确设置SCL时钟的低电平和高电平时间从而确定I2C总线的通信速率。ICIMR (I2C Interrupt Mask Register)中断屏蔽寄存器。用于使能或禁用ICSTR中各个状态标志所对应的中断请求。4. TI I2C模块配置实战指南理论铺垫完毕现在进入实战环节。我们将以一个典型的场景为例将TI微控制器的I2C模块配置为主设备并以主接收模式从某个I2C温度传感器假设地址0x48读取两个字节的温度数据。4.1 初始化配置流程详解以下是基于输入文档中“19.2.11.1 Configuring the I2C in Master Receiver Mode”章节的详细步骤解析和补充步骤1使能I2C模块时钟任何外设工作的前提是有时钟。首先需要通过系统的电源与睡眠控制器PSC或时钟配置模块使能I2C模块的时钟输入。这一步是硬件基础具体操作需查阅你所使用的TI芯片的数据手册和系统参考指南。步骤2将I2C模块置于复位状态在配置任何寄存器之前必须先将模块“冻结”。通过向ICMDR寄存器的IRS位写0来实现软件复位。这确保了配置过程在一个确定的状态下开始。// 假设 I2caRegs 是映射到I2C-A模块的寄存器结构体 I2caRegs.I2CMDR.bit.IRS 0; // 模块复位停止所有活动步骤3配置模式寄存器ICMDR这是配置的核心。我们需要根据主接收模式的需求设置ICMDR的各个位域。// 配置ICMDR寄存器 I2caRegs.I2CMDR.all 0; // 先清零 I2caRegs.I2CMDR.bit.MST 1; // 1 主模式 I2caRegs.I2CMDR.bit.TRX 0; // 0 接收模式 (对于主设备即主接收) I2caRegs.I2CMDR.bit.XA 0; // 0 使用7位地址模式 (常见) I2caRegs.I2CMDR.bit.RM 0; // 0 非重复模式 (本次传输后停止) I2caRegs.I2CMDR.bit.DLB 0; // 0 禁用数字回环 (正常模式) I2caRegs.I2CMDR.bit.FDF 0; // 0 禁用自由数据格式 (使用标准I2C格式) I2caRegs.I2CMDR.bit.STB 0; // 0 禁用起始字节模式 (标准模式) I2caRegs.I2CMDR.bit.BC 0; // 000b 每帧数据为8位 (标准) // IRS位保持为0配置未完成前不使能模块步骤4配置目标从设备地址将要通信的传感器地址写入从设备地址寄存器ICSAR。注意这里写入的是7位地址本身不需要左移也不需要包含R/W位。硬件会在发送时自动组合。I2caRegs.I2CSAR 0x48; // 设置目标从设备地址为0x48步骤5配置预分频器ICPSC与时钟分频器ICCLKL/H这是设定I2C总线通信速率如100kHz的关键步骤。ICPSC对输入模块时钟进行预分频使其输出频率在6.7-13.3 MHz范围内为后续的高/低电平时间分频提供合适的时钟源。具体值根据你的系统时钟频率计算。ICCLKL ICCLKH这两个寄存器分别设置SCL时钟低电平和高电平的持续时间。它们决定了最终的SCL频率。计算公式I2C_SCL_Period (ICCL d 5) * Module_CLK_Period (ICCH d 5) * Module_CLK_Period其中d是依赖于预分频器ICPSC值的固定延迟通常为6或7需查手册。Module_CLK_Period是经过ICPSC分频后的模块时钟周期。为了产生标准的50%占空比时钟通常设置ICCL ICCH。示例计算假设系统时钟SYSCLK 150 MHz目标I2C_SCL 100 kHz。选择ICPSC 7预分频值prescale ICPSC 1 8。模块时钟Module_CLK SYSCLK / 8 18.75 MHz周期约为53.33 ns落在6.7-13.3 MHz范围附近符合要求。计算每个SCL半周期高或低所需的模块时钟周期数Period_count (1 / (2 * I2C_SCL)) / Module_CLK_Period (1/(2*100000)) / (1/18750000) 93.75。考虑固定延迟d假设为6ICCL ICCH Period_count - d - 5 93.75 - 6 - 5 ≈ 83。取整为83。最终验证SCL_Period (8365)*53.33ns (8365)*53.33ns 10.02us对应频率约99.8kHz接近目标。I2caRegs.I2CPSC 7; // 设置预分频器 I2caRegs.I2CCLKL 83; // 设置时钟低电平时间分频值 I2caRegs.I2CCLKH 83; // 设置时钟高电平时间分频值步骤6清除中断状态寄存器ICSTR在使能模块前清除所有可能遗留的中断标志位避免误触发。// 读-写1清除操作 I2caRegs.I2CSTR.all I2caRegs.I2CSTR.all; // 读取中断向量寄存器ICIVR直到其为0确保无挂起中断 while(I2caRegs.I2CIVR ! 0) { // 空循环等待中断向量清除 }步骤7使能I2C模块配置完成后将ICMDR寄存器的IRS位置1使能I2C模块使其开始工作。I2caRegs.I2CMDR.bit.IRS 1; // 使能I2C模块步骤8等待总线空闲在发起通信前必须检查总线是否被其他设备占用。通过轮询ICSTR寄存器的BBBus Busy位。while(I2caRegs.I2CSTR.bit.BB 1) { // 等待线空闲 }4.2 发起通信与数据收发流程初始化完成后就可以发起具体的读操作了。步骤9生成START条件并发送地址设置ICMDR寄存器的STTStart Condition位为1模块将自动在总线上产生起始条件并发送ICSAR中的地址以及R/W位根据TRX位自动设置为1因为是接收模式。I2caRegs.I2CMDR.bit.STT 1; // 产生START条件并发送地址帧读命令步骤10等待并读取数据主设备发送完读地址后目标从设备温度传感器会开始发送数据。我们需要等待接收数据就绪标志。// 等待第一个字节接收就绪 while(I2caRegs.I2CSTR.bit.ICRRDY ! 1) { // 可以在此处加入超时机制防止死等 } Uint16 data_high I2caRegs.I2CDRR; // 读取第一个字节例如温度高8位 // 等待第二个字节接收就绪 while(I2caRegs.I2CSTR.bit.ICRRDY ! 1) { // 等待 } Uint16 data_low I2caRegs.I2CDRR; // 读取第二个字节温度低8位步骤11发送NACK并生成STOP条件在读取最后一个字节后主设备需要发送一个NACK非应答信号告知从设备不再需要数据。然后生成停止条件释放总线。发送NACK在读取倒数第二个字节后、最后一个字节的ACK时钟周期之前需要设置ICMDR寄存器的NACKMOD位为1。这样在接收最后一个字节后硬件会自动发送NACK。生成STOP设置ICMDR寄存器的STP位为1。在非重复模式RM0下当内部数据计数器如果使用减到0或手动设置STP时模块会产生停止条件。// 假设我们只读两个字节在读取第一个字节后设置NACKMOD I2caRegs.I2CMDR.bit.NACKMOD 1; // 准备在下一个字节后发送NACK // 读取第二个字节最后一个字节 // ... // 产生STOP条件结束传输 I2caRegs.I2CMDR.bit.STP 1;重要提示在实际编程中更常见的做法是使用中断或DMA来处理数据收发而不是死循环轮询。例如可以使能ICRRDY中断在中断服务程序中读取ICDRR。这能极大提高CPU效率。4.3 NACK生成机制详解NACKNo Acknowledge是接收方向发送方表明“我不需要更多数据了”或“接收失败”的关键信号。输入文档的表19-2详细列出了不同模式下生成NACK的条件。对于主接收模式生成NACK的常见方式有基本方式在非重复模式RM0下设置STP1并让内部数据计数器如果使用ICCNT减到0硬件会自动在最后一个数据字节后发送NACK并紧跟STOP条件。手动方式推荐用于灵活控制在接收倒数第二个字节后将ICMDR寄存器的NACKMOD位置1。这样在接收最后一个字节时硬件会自动发送NACK。之后你再手动设置STP1来产生停止条件。这种方式在你知道要接收的字节数时非常直观可靠。为什么需要NACK在读取操作的最后一个字节主设备发送NACK是一种协议约定告诉从设备“传输结束你可以停止了”。如果发送ACK从设备会认为主设备还想继续读取下一个字节从而可能引发错误。4.4 中断与DMA事件应用为了提高效率必须学会使用中断和DMA。中断处理ICSTR寄存器中的各种状态标志如ARDY, ICRRDY, ICXRDY, NACK, AL等都可以触发中断。你需要先在ICIMR寄存器中使能关心的中断源然后编写对应的中断服务程序ISR。在ISR中通过读取ICIVR中断向量寄存器来快速判断是哪个事件触发了中断并进行相应处理如读取数据、重发、错误恢复等。DMA支持对于大批量数据连续传输使用DMA可以解放CPU。I2C模块会产生两个主要的DMA事件ICREVT接收事件。当数据从接收移位寄存器ICRSR复制到数据接收寄存器ICDRR时触发通知DMA控制器来读取数据。ICXEVT发送事件。当数据从数据发送寄存器ICDXR复制到发送移位寄存器ICXSR时触发通知DMA控制器可以写入下一个待发送数据。配置DMA通道与这些事件同步可以实现数据在I2C缓冲区和内存之间的自动搬运。5. 高级主题与故障排查实录掌握了基本配置和流程后一些高级主题和“坑点”是保证通信稳定性的关键。5.1 仲裁丢失处理与恢复当你的设备作为主设备尝试启动传输但检测到总线忙BB1或者在实际仲裁中失败时ICSTR寄存器的ALArbitration Lost位会被置1并且模块会自动从主模式切换到从接收模式。处理流程在中断服务程序或轮询中检测到AL1。立即清除AL标志向该位写1。根据应用需求决定下一步通常是等待一小段时间后重新检查总线状态BB位在总线空闲时重新发起传输。关键是要重新配置为主模式因为仲裁丢失后硬件已将MST位清零。在重新设置STT1前确保ICMDR中的MST1。if (I2caRegs.I2CSTR.bit.AL 1) { I2caRegs.I2CSTR.bit.AL 1; // 写1清除AL标志 // 模块已自动变为从模式需要重新设置为主模式 I2caRegs.I2CMDR.bit.MST 1; // 可选等待随机时间后退避重试 DELAY_US(rand() % 1000); // 等待总线空闲后再尝试 while(I2caRegs.I2CSTR.bit.BB 1); // ... 重新发起传输 }5.2 时钟拉伸与超时处理从设备可能进行时钟拉伸将SCL线拉低以争取处理时间。主设备的I2C模块硬件会自动等待。但是你需要防范一种极端情况从设备故障或意外离线导致SCL被永久拉低总线挂死。解决方案实现软件超时。在任何等待I2C状态标志如等待ICRRDY、等待BB变低的循环中必须加入超时计数器。#define I2C_TIMEOUT 10000 // 超时计数根据系统时钟调整 Uint32 timeout 0; while(I2caRegs.I2CSTR.bit.BB 1) { timeout; if(timeout I2C_TIMEOUT) { // 超时处理复位I2C模块、记录错误日志、尝试恢复等 I2caRegs.I2CMDR.bit.IRS 0; // 复位模块 DELAY_US(10); I2caRegs.I2CMDR.bit.IRS 1; // 重新初始化... break; } }5.3 复位与配置的注意事项输入文档的“Reset Considerations”部分强调了两个复位源软件复位IRS位和硬件复位上电或复位引脚。一个至关重要的警告是在数据传输过程中清除IRS位软件复位会导致I2C引脚进入高阻态可能造成总线挂死。因为主设备可能正在驱动时钟线突然释放会导致SCL电平不确定。安全操作守则配置或重新配置I2C模块前务必先设置IRS0使其进入复位/配置状态。确保总线空闲BB0时再进行复位操作。如果总线忙先尝试完成或终止当前传输。配置完成后再设置IRS1使能模块。5.4 常见问题排查速查表现象可能原因排查步骤与解决方案通信完全无响应1. I2C模块时钟未使能。2. 引脚复用功能未正确配置。3. 上拉电阻缺失或阻值过大。4. 目标从设备地址错误。1. 检查系统时钟配置和PSC模块确认I2C外设时钟已开启。2. 查阅芯片引脚复用表将SDA和SCL引脚配置为I2C功能而非GPIO。3. 确认SDA和SCL线上有上拉电阻通常4.7kΩ高速模式下可更小。用示波器测量总线空闲时是否为高电平。4. 核对从设备数据手册的7位地址通常需左移一位与R/W位组合但ICSAR寄存器只需写入7位地址本身。能发送地址但收不到ACKNACK1. 从设备地址错误或设备不存在/未上电。2. 从设备忙如正在执行内部写操作。3. 总线电平或时序问题。1. 使用逻辑分析仪抓取I2C波形确认发送的地址是否正确。检查从设备电源和连接。2. 查阅从设备手册某些操作如EEPROM写入后需要等待几毫秒的“写周期时间”期间设备不响应。3. 测量SCL/SDA波形看上升/下降时间是否过慢因上拉电阻过大或总线电容过大导致建立/保持时间不满足从设备要求。能收到ACK但数据错误1. 时钟频率ICCLKL/H设置不当过快或过慢。2. 中断或DMA处理不当造成数据覆盖或丢失。3. 从设备供电或参考电压不稳。1. 重新计算并设置ICCLKL/H值确保SCL频率在从设备支持的范围内。用示波器测量实际SCL频率。2. 检查中断服务程序是否及时读取了ICDRR清除ICRRDY是否过快写入ICDXR导致覆盖DMA传输长度和地址配置是否正确3. 确保从设备电源干净稳定特别是模拟传感器。随机性通信失败1. 总线仲裁失败未正确处理。2. 电源噪声或地线干扰。3. 软件流程缺乏对BB、AL等状态的检查。1. 使能AL中断并在中断服务程序中实现正确的重试机制。2. 检查PCB布局I2C走线是否远离噪声源电源滤波是否良好。尝试降低通信速率。3. 在关键操作如发起START前增加对BB位的检查在通信失败后增加对AL、NACK等错误标志的检查与恢复流程。使用DMA时数据错位1. DMA传输大小与I2C实际收发字节数不匹配。2. DMA和CPU访问I2C数据寄存器冲突。3. DMA传输完成中断过早关闭I2C。1. 确保DMA配置的传输数据单元大小例如字节和数量与I2C通信的字节数一致。注意I2C模块可能要求访问对齐。2. 配置DMA后避免CPU再去直接读写ICDRR/ICDXR。或者使用原子操作。3. DMA传输完成中断应只处理内存缓冲区I2C的停止条件应由I2C模块在数据发送完毕后根据STP位自动产生或由I2C的ARDY中断来触发。5.5 调试技巧与工具推荐逻辑分析仪是你的最佳伙伴一个支持I2C协议解码的逻辑分析仪如Saleae可以直观地显示起始、停止、地址、数据、ACK/NACK位是定位硬件连接和协议层问题不可替代的工具。善用GPIO模拟在驱动调试初期可以先用GPIO模拟I2C时序实现基本读写验证从设备是否正常、地址是否正确。这能排除硬件I2C模块配置复杂性的干扰。寄存器打印调试在关键步骤前后打印或记录ICSTR、ICMDR等核心寄存器的值尤其是BB、AL、NACK、ICRRDY、ICXRDY等状态位可以清晰追踪驱动程序的执行流和状态转换。分步测试不要试图一次性完成整个复杂通信。先测试发送地址并接收ACK再测试写一个寄存器最后测试读操作。每一步都通过逻辑分析仪或状态寄存器确认成功。我个人在实际项目中深刻体会到I2C通信的稳定性三分靠代码七分靠硬件和调试。清晰的波形、正确的上拉、干净的电源往往比调优代码更能解决问题。当通信出现问题时系统地按照“电源-连接-地址-时序-软件流程”的顺序进行排查通常能快速定位到根源。最后给你的I2C驱动加上完善的错误检测、超时处理和状态恢复机制它就能在复杂的嵌入式环境中稳定可靠地运行下去。