用HMCAD1511实现的四通道示波器方案单通道模式1G采样率双通道模式500M4通道模式250M采样率。 原理图PCBFPGA代码注释清晰。最近在折腾基于HMCAD1511的四通道示波器方案这货的采样率配置特别有意思。单通道飙到1G、双通道500M、四通道250M的弹性设计完美适配不同测量场景的需求。今天带大家扒一扒这个方案的硬件实现和FPGA驱动套路。先说硬件设计的关键点。模拟输入部分用了THS4541做差分驱动输入阻抗直接焊了0402封装的49.9Ω电阻。这里有个骚操作——用0.1%精度的电阻搭配CMRR校准算法实测共模抑制比硬是提升了6dB。电源部分必须上铁氧体磁珠隔离数字和模拟地用ADuM3150做隔离实测底噪控制在1.2mVpp以内。用HMCAD1511实现的四通道示波器方案单通道模式1G采样率双通道模式500M4通道模式250M采样率。 原理图PCBFPGA代码注释清晰。时钟树设计是速度切换的核心。用CDCLVP1204生成四路相位对齐的625MHz时钟通过ADCLK914缓冲器驱动到各ADC。注意这里有个隐藏技巧在500MSPS模式下实际给HMCAD1511的时钟是250MHz靠内部双沿采样实现等效500M速率。FPGA端的Verilog代码结构贼有意思配置状态机用了三级流水always (posedge clk_25m) begin case(config_state) IDLE: if(start_config) begin spi_tx_data 8h01; // 写配置寄存器1 config_state WR_REG1; end WR_REG1: if(spi_done) begin spi_tx_data mode_4ch ? 8hC3 : 8hA5; // 通道模式选择 config_state WR_REG2; end // ...后续状态省略 endcase end数据接收模块用了动态位宽切换的黑科技。四通道模式时把4路LVDS合并成64位总线单通道模式则用时间交织技术把4个ADC的数据拼成128位总线。这里必须上跨时钟域处理// 双通道模式下的数据重组 genvar i; generate for(i0; i2; ii1) begin : chan_merge assign merged_data[(i*32):32] {adc_d[i*21], adc_d[i*2]}; end endgenerate校准算法部分更刺激用FPGA内置的Block RAM存了2048点的校正系数。每次上电自动执行增益补偿实测INL从±3LSB干到±0.8LSB。注意这个校准序列要放在ADC初始化之后initial begin wait(adc_ready 1b1); #1000; // 等模拟电路稳定 start_calibration 1b1; #20; start_calibration 1b0; endPCB布局讲究得很六层板堆叠结构信号-地-电源-信号-地-信号。高速走线全部控制在10mil以内阻抗用SI9000算得死死的。最骚的是在ADC下方挖了反焊盘配合散热过孔把温升压低了7℃。实测性能相当能打单通道1G采样时ENOB做到11.2位四通道模式下等效采样率拉到1Gsps四个通道交替采样。不过要注意供电纹波必须小于20mVpp不然高频性能直接扑街。下回准备试试用这个方案抓DDR3的眼图应该比商业示波器便宜好几个零...